enjoy-digital/litex

这是什么？

核心功能

• 01支持 Wishbone、AXI、Avalon-ST 总线与流接口及互连。
• 02提供 RAM、ROM、定时器、UART、JTAG 等现成核心。
• 03支持 VexRiscv、Rocket、PicoRV32 等多种软核 CPU。
• 04可与 VHDL、Verilog、SystemVerilog 代码混合集成。
• 05基于 Verilator 对 SoC 进行仿真，无需 FPGA 开发板。
• 06面向开源及厂商 FPGA 工具链提供构建后端。

适用场景

• 用软核 CPU 和外设搭建定制化 FPGA SoC。
• 在传统 HDL 流程中复用已有的 PCIe、以太网或 SATA 核心。
• 在上板前于桌面端仿真完整 SoC。
• 通过基于 Python 的流程学习 FPGA 设计。

快速上手

1. 1

   安装 Python 3.7+ 以及 FPGA 厂商开发工具和/或 Verilator

2. 2

   下载 litex_setup.py 脚本

   wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py
3. 3

   使脚本可执行

   chmod +x litex_setup.py
4. 4

   安装 Migen、LiteX 及标准核心集

   ./litex_setup.py --init --install --user --config=standard

使用前须知

• !构建真实的 FPGA 比特流需要另外安装厂商工具链或 Verilator。
• !数字逻辑基于 Migen 描述，项目本身也指出它是当前的底层基础。

收录于专题

标签

常见问题

litex 是什么？

用 Python 构建 FPGA 核心与 SoC 的框架，包含总线、外设、CPU 集成和仿真支持。 LiteX 是一个基于 Python 的 FPGA SoC 构建框架，提供在 FPGA 上组装完整系统所需的常用模块。它包括 Wishbone、AXI、Avalon-ST 等总线与流接口及其互连，RAM、ROM、定时器、UART、JTAG 等基础核心，以及用于调试运行中 SoC 的主机桥接工具。

litex 可以免费使用吗？用的什么许可证？

litex 以 Other 许可证开源。用于商业产品前，请先确认许可证条款。

litex 还在维护吗？

活跃维护中。litex 最近一次提交是在 2026年11月6日。

litex 适合用来做什么？

用软核 CPU 和外设搭建定制化 FPGA SoC。 在传统 HDL 流程中复用已有的 PCIe、以太网或 SATA 核心。 在上板前于桌面端仿真完整 SoC。 通过基于 Python 的流程学习 FPGA 设计。

litex 怎么安装和运行？

安装 Python 3.7+ 以及 FPGA 厂商开发工具和/或 Verilator 下载 litex_setup.py 脚本: wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py 使脚本可执行: chmod +x litex_setup.py 安装 Migen、LiteX 及标准核心集: ./litex_setup.py --init --install --user --config=standard

在哪里获取 litex？

源代码和安装说明在 GitHub 上：https://github.com/enjoy-digital/litex