Repolode
Предложить
enjoy-digital

enjoy-digital/litex

Python-фреймворк для создания собственных FPGA-ядер и SoC: шины, периферия, интеграция CPU и поддержка симуляции.

Открыть на GitHub
Звёзды
4,190
Форки
766
Открытые issues
103
Последний коммит
позавчера

Что это?

LiteX — это инструмент на Python для сборки SoC под FPGA. Он предоставляет основные блоки, необходимые для создания полноценной системы на FPGA: шины и потоковые интерфейсы (Wishbone, AXI, Avalon-ST), простые ядра — например, RAM, ROM, таймеры, UART и JTAG — и мосты для отладки работающего SoC с хоста.

Фреймворк построен на Migen и интегрируется с более широкой экосистемой отдельных ядер, включая LiteDRAM, LitePCIe, LiteEth и LiteSATA. Он поддерживает несколько soft CPU, таких как VexRiscv, Rocket, LM32 и PicoRV32, а также позволяет использовать существующий код на VHDL, Verilog или SystemVerilog. Проекты можно собирать с помощью FPGA-инструментария разных производителей или симулировать в Verilator без аппаратного обеспечения.

LiteX подойдёт инженерам-разработчикам аппаратуры, которые хотят повторно использовать IP-ядра в скриптовом процессе сборки, и разработчикам ПО, которые хотят начать работать с FPGA с помощью Python.

Ключевые возможности

  • 01Шины и потоковые интерфейсы Wishbone, AXI и Avalon-ST.
  • 02Готовые ядра, включая RAM, ROM, таймер, UART и JTAG.
  • 03Поддержка нескольких soft CPU, например VexRiscv, Rocket и PicoRV32.
  • 04Интеграция кода на VHDL, Verilog и SystemVerilog.
  • 05Симуляция SoC с помощью Verilator без FPGA-платы.
  • 06Бэкенды сборки для открытого и вендорского FPGA-инструментария.

Сценарии использования

  • Сборка собственной FPGA-системы SoC с soft CPU и периферией.
  • Повторное использование готовых ядер PCIe, Ethernet или SATA в традиционном HDL-процессе.
  • Симуляция полноценного SoC на компьютере перед запуском на аппаратуре.
  • Изучение разработки для FPGA с помощью рабочего процесса на Python.

Быстрый старт

  1. 1

    Установите Python 3.7+, инструменты производителя FPGA и/или Verilator

  2. 2

    Скачайте скрипт litex_setup.py

    wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py
  3. 3

    Сделайте скрипт исполняемым

    chmod +x litex_setup.py
  4. 4

    Установите Migen, LiteX и стандартный набор ядер

    ./litex_setup.py --init --install --user --config=standard

Что важно знать

  • Для сборки реальных FPGA-битстримов необходимо отдельно установить инструментарий производителя или Verilator.
  • Цифровая логика описывается с помощью Migen, который сам проект называет текущей основой.

В подборках

Проекты робототехники и воплощённого ИИ

Темы

#fpga#hardware#soc#python#risc-v#verilog#simulation#system-on-chip

Частые вопросы

Что такое litex?
Python-фреймворк для создания собственных FPGA-ядер и SoC: шины, периферия, интеграция CPU и поддержка симуляции. LiteX — это инструмент на Python для сборки SoC под FPGA. Он предоставляет основные блоки, необходимые для создания полноценной системы на FPGA: шины и потоковые интерфейсы (Wishbone, AXI, Avalon-ST), простые ядра — например, RAM, ROM, таймеры, UART и JTAG — и мосты для отладки работающего SoC с хоста.
litex можно использовать бесплатно? Какая у него лицензия?
litex распространяется с открытым исходным кодом под лицензией Other. Перед использованием в коммерческих продуктах проверьте условия лицензии.
litex всё ещё поддерживается?
Активно поддерживается. Последний коммит в litex — 6 нояб. 2026 г..
Для чего можно использовать litex?
Сборка собственной FPGA-системы SoC с soft CPU и периферией. Повторное использование готовых ядер PCIe, Ethernet или SATA в традиционном HDL-процессе. Симуляция полноценного SoC на компьютере перед запуском на аппаратуре. Изучение разработки для FPGA с помощью рабочего процесса на Python.
Как установить litex?
Установите Python 3.7+, инструменты производителя FPGA и/или Verilator Скачайте скрипт litex_setup.py: wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py Сделайте скрипт исполняемым: chmod +x litex_setup.py Установите Migen, LiteX и стандартный набор ядер: ./litex_setup.py --init --install --user --config=standard
Где скачать litex?
Исходный код и инструкции по установке — на GitHub: https://github.com/enjoy-digital/litex

Описание создано ИИ на основе README проекта. Статистика GitHub обновляется ежедневно.

Похожие проекты

OpenXiangShan / XiangShan

Высокопроизводительное ядро RISC-V с открытым исходным кодом, написанное на Scala с использованием Chisel и разработанное проектом XiangShan.

Другое#risc-v#processor#chisel
7,4 тыс.+14 за неделю977ScalaMulanPSL-2.0Активно поддерживаетсяОбновлён 6 часов назад

chipsalliance / chisel

Встроенный в Scala язык описания аппаратуры для создания параметризуемых генераторов цифровых схем, выпускающих Verilog.

Инструменты разработчика#hardware-description-language#rtl#scala
4,8 тыс.+2 за неделю666ScalaApache-2.0Активно поддерживаетсяОбновлён вчера

munetomo-maruyama / mmRISC-2

64-битное ядро RISC-V на SystemVerilog, запускающее Linux на FPGA-плате Arty A7; RTL, тесты и документация созданы с помощью Claude Code.

Другое#risc-v#cpu#fpga
168+4 за неделю32SystemVerilogApache-2.0Обновлён 18 дней назад

lowRISC / ibex

Небольшое 32-битное ядро процессора RISC-V на SystemVerilog производственного качества для встраиваемых систем управления.

Другое#risc-v#cpu-core#hardware
2,2 тыс.+17 за неделю831SystemVerilogApache-2.0Обновлён вчера