enjoy-digital/litex

어떤 프로젝트인가요?

핵심 기능

• 01Wishbone, AXI, Avalon-ST 버스 및 스트림 인터커넥트.
• 02RAM, ROM, 타이머, UART, JTAG를 비롯한 즉시 사용 가능한 코어.
• 03VexRiscv, Rocket, PicoRV32 등 다양한 소프트 CPU 지원.
• 04VHDL, Verilog, SystemVerilog를 혼합해 통합 가능.
• 05FPGA 보드 없이 Verilator 기반으로 SoC 시뮬레이션.
• 06오픈 소스 및 벤더 FPGA 툴체인용 빌드 백엔드.

활용 사례

• 소프트 CPU와 주변 장치를 갖춘 맞춤형 FPGA SoC 구성.
• 기존 PCIe, Ethernet, SATA 코어를 전통적인 HDL 흐름에서 재사용.
• 하드웨어에서 실행하기 전에 데스크톱에서 전체 SoC 시뮬레이션.
• Python 기반 워크플로로 FPGA 설계 학습.

빠른 시작

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   Python 3.7+와 FPGA 벤더 도구 및/또는 Verilator를 설치합니다

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   litex_setup.py 스크립트를 다운로드합니다

   wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py
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   스크립트에 실행 권한을 부여합니다

   chmod +x litex_setup.py
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   Migen, LiteX 및 표준 코어 세트를 설치합니다

   ./litex_setup.py --init --install --user --config=standard

사용 전 알아둘 점

• !실제 FPGA 비트스트림을 빌드하려면 벤더 툴체인 또는 Verilator를 별도로 설치해야 합니다.
• !디지털 로직은 Migen으로 기술하며, 프로젝트 자체에서 Migen이 현재 기반이라고 설명합니다.

포함된 컬렉션

토픽

자주 묻는 질문

litex은(는) 무엇인가요?

버스, 주변 장치, CPU 통합 및 시뮬레이션을 지원하는 맞춤형 FPGA 코어와 SoC 구축용 Python 프레임워크입니다. LiteX는 FPGA용 Python 기반 SoC 빌더입니다. FPGA에서 전체 시스템을 구성하는 데 필요한 공통 요소를 제공합니다. 여기에는 버스 및 스트림 인터커넥트(Wishbone, AXI, Avalon-ST), RAM, ROM, 타이머, UART, JTAG 같은 간단한 코어, 실행 중인 SoC를 호스트에서 디버깅하기 위한 브리지가 포함됩니다.

litex은(는) 무료로 사용할 수 있나요? 라이선스는 무엇인가요?

litex은(는) Other 라이선스의 오픈소스입니다. 상업용 제품에 사용하기 전에 라이선스 조건을 확인하세요.

litex은(는) 아직 유지보수되고 있나요?

활발히 유지보수 중. litex의 마지막 커밋은 2026년 11월 6일입니다.

litex은(는) 어디에 사용할 수 있나요?

소프트 CPU와 주변 장치를 갖춘 맞춤형 FPGA SoC 구성. 기존 PCIe, Ethernet, SATA 코어를 전통적인 HDL 흐름에서 재사용. 하드웨어에서 실행하기 전에 데스크톱에서 전체 SoC 시뮬레이션. Python 기반 워크플로로 FPGA 설계 학습.

litex는 어떻게 설치하나요?

Python 3.7+와 FPGA 벤더 도구 및/또는 Verilator를 설치합니다 litex_setup.py 스크립트를 다운로드합니다: wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py 스크립트에 실행 권한을 부여합니다: chmod +x litex_setup.py Migen, LiteX 및 표준 코어 세트를 설치합니다: ./litex_setup.py --init --install --user --config=standard

litex은(는) 어디서 받을 수 있나요?

소스 코드와 설치 방법은 GitHub에 있습니다: https://github.com/enjoy-digital/litex