enjoy-digital/litex

これは何？

主な機能

• 01Wishbone、AXI、Avalon-STのバス／ストリーム相互接続。
• 02RAM、ROM、タイマー、UART、JTAGなど、すぐに使えるコア。
• 03VexRiscv、Rocket、PicoRV32など複数のソフトCPUに対応。
• 04VHDL、Verilog、SystemVerilogを組み合わせた統合。
• 05FPGAボードなしでSoCをシミュレーションできるVerilator対応。
• 06オープンソースおよびベンダー製FPGAツールチェーン向けのビルドバックエンド。

ユースケース

• ソフトCPUや周辺機器を備えたカスタムFPGA SoCの構築。
• 従来のHDL開発フローで既存のPCIe、Ethernet、SATAコアを再利用。
• ハードウェアで動かす前に、デスクトップ上でSoC全体をシミュレーション。
• Pythonベースのワークフローを通じたFPGA設計の学習。

クイックスタート

1. 1

   Python 3.7+ と FPGA ベンダーのツール、および／または Verilator をインストールする

2. 2

   litex_setup.py スクリプトをダウンロードする

   wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py
3. 3

   スクリプトに実行権限を付与する

   chmod +x litex_setup.py
4. 4

   Migen、LiteX、標準コア一式をインストールする

   ./litex_setup.py --init --install --user --config=standard

使う前に知っておきたいこと

• !実際の FPGA ビットストリームをビルドするには、ベンダーのツールチェーンまたは Verilator を別途インストールする必要があります。
• !デジタルロジックの記述には Migen を使用します。プロジェクト自身が、現時点での基盤であると説明しています。

収録されている特集

トピック

よくある質問

litex とは？

バス、周辺機器、CPU統合、シミュレーションに対応した、カスタムFPGAコアやSoCを構築するためのPythonフレームワーク。 LiteXは、FPGA向けのPythonベースのSoC構築フレームワークです。FPGA上にシステム全体を組み立てるために必要な基本要素を提供します。Wishbone、AXI、Avalon-STのバス／ストリーム相互接続、RAM、ROM、タイマー、UART、JTAGなどのシンプルなコア、そして動作中のSoCをホスト側からデバッグするためのブリッジが含まれます。

litex は無料で使えますか？ライセンスは？

litex は Other ライセンスのオープンソースです。商用製品で使う前にライセンス条件を確認してください。

litex は今もメンテナンスされていますか？

活発にメンテナンス中。litex の最終コミットは 2026年11月6日 です。

litex は何に使えますか？

ソフトCPUや周辺機器を備えたカスタムFPGA SoCの構築。 従来のHDL開発フローで既存のPCIe、Ethernet、SATAコアを再利用。 ハードウェアで動かす前に、デスクトップ上でSoC全体をシミュレーション。 Pythonベースのワークフローを通じたFPGA設計の学習。

litex のインストール方法は？

Python 3.7+ と FPGA ベンダーのツール、および／または Verilator をインストールする litex_setup.py スクリプトをダウンロードする: wget https://raw.githubusercontent.com/enjoy-digital/litex/master/litex_setup.py スクリプトに実行権限を付与する: chmod +x litex_setup.py Migen、LiteX、標準コア一式をインストールする: ./litex_setup.py --init --install --user --config=standard

litex はどこで入手できますか？

ソースコードとインストール手順は GitHub にあります：https://github.com/enjoy-digital/litex