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一款用 SystemVerilog 编写、面向嵌入式控制场景的小型 32 位 RISC-V CPU 核。

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这是什么？

Ibex 是一款用 SystemVerilog 编写的 32 位 RISC-V CPU 核，参数化程度高，设计者可以通过乘法器结构、性能与安全特性等配置选项，在性能和面积之间取舍。它支持 I 或 E 基础整数指令集，并可选 M、C、B 扩展，也支持 CHERIoT 1.0 基础 ISA。

该项目最初作为 PULP 平台的一部分以 Zero-riscy 之名开发，现由 lowRISC 维护并继续开发。项目列出了一组受支持的配置，并给出每种配置的 CoreMark 性能、Yosys 与估算的商用综合面积，以及验证成熟度。

仓库内含面向仿真的 Simple System 集成示例，可用于运行裸机程序；完整的基于 FPGA 的示例则位于单独的 Ibex Demo System 仓库中。用户手册托管在 ReadTheDocs 上。

核心功能

  • 01支持 RV32I 或 RV32E 基础整数指令集，可选 M、C、B 扩展。
  • 02参数化程度高，提供多种乘法器和性能、安全相关配置。
  • 03为多个预设配置提供 CoreMark 性能、面积和验证状态数据。
  • 04包含面向仿真的 Simple System 示例，用于运行裸机程序。
  • 05支持 CHERIoT 1.0 基础 ISA。

适用场景

  • 为需要简单 RISC-V 控制核的小型嵌入式微控制器选型。
  • 在流片前比较不同配置下的面积与性能权衡。
  • 在仿真环境中运行 RISC-V 裸机程序。
  • 学习或教学一个 SystemVerilog 编写的可用于生产的 RISC-V 核实现。

使用前须知

  • 部分配置（如 RV32EC 的 micro 配置）验证程度很低，在任何流片前用户都需要自行评估验证是否充分。
  • README 没有给出简单的安装或运行步骤；它是一个硬件 RTL 核，通常通过其仿真示例和文档使用。

收录于专题

嵌入式开发与单片机工具

标签

#risc-v#cpu-core#hardware#embedded#systemverilog#rtl#verification#cpucore#lowrisc#lowrisc-ibex

常见问题

ibex 是什么？
一款用 SystemVerilog 编写、面向嵌入式控制场景的小型 32 位 RISC-V CPU 核。 Ibex 是一款用 SystemVerilog 编写的 32 位 RISC-V CPU 核，参数化程度高，设计者可以通过乘法器结构、性能与安全特性等配置选项，在性能和面积之间取舍。它支持 I 或 E 基础整数指令集，并可选 M、C、B 扩展，也支持 CHERIoT 1.0 基础 ISA。
ibex 可以免费使用吗？用的什么许可证？
ibex 以 Apache-2.0 许可证开源。用于商业产品前，请先确认许可证条款。
ibex 还在维护吗？
活跃维护中。ibex 最近一次提交是在 2026年11月6日。
ibex 适合用来做什么？
为需要简单 RISC-V 控制核的小型嵌入式微控制器选型。 在流片前比较不同配置下的面积与性能权衡。 在仿真环境中运行 RISC-V 裸机程序。 学习或教学一个 SystemVerilog 编写的可用于生产的 RISC-V 核实现。
在哪里获取 ibex？
源代码和安装说明在 GitHub 上：https://github.com/lowRISC/ibex

概要由 AI 根据项目 README 生成；GitHub 数据每日更新。

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