2026 年精选开源RTL硬件设计与界面模板

一款用 SystemVerilog 编写、面向嵌入式控制场景的小型 32 位 RISC-V CPU 核。

用 SystemVerilog 编写的 64 位 RISC-V CPU 核心，可在 Arty A7 FPGA 开发板上启动 Linux，全部设计由 Claude Code 完成。

基于 Shadcn UI 和 Vite 构建的管理后台界面模板，支持深浅色模式与 RTL 布局。

基于 Scala 的开源硬件描述语言，用于编写可参数化的数字电路生成器并输出 Verilog。

基于 Bootstrap 5 的免费开源 HTML 后台管理面板 UI 套件，内置页面、组件、暗色模式和 RTL 支持。