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2026 추천 오픈소스 RTL 하드웨어 설계 및 UI 템플릿

이 페이지는 RTL이라는 같은 이름을 공유하는 두 종류의 프로젝트를 다룹니다. 레지스터 전송 수준 하드웨어 설계와 오른쪽에서 왼쪽으로 배치되는 UI 템플릿입니다. 하드웨어에서는 언어와 대상 플랫폼을 확인하세요. Chisel은 Scala에서 Verilog를 생성하고, ibex는 임베디드 제어용 SystemVerilog 기반의 소형 32비트 RISC-V 코어입니다. 관리자 UI에서는 프레임워크와 RTL 레이아웃 필요 여부를 확인하세요. Tabler는 다크 모드를 지원하는 Bootstrap 5 키트이고, shadcn-admin은 Shadcn UI와 Vite로 만들어졌습니다.

최근 등록
저장소 5개

lowRISC / ibex

임베디드 제어 애플리케이션을 위해 설계된, SystemVerilog로 작성한 소형 고품질 32비트 RISC-V CPU 코어입니다.

기타#risc-v#cpu-core#hardware
2.2천+17 이번 주831SystemVerilogApache-2.0업데이트 어제

munetomo-maruyama / mmRISC-2

RTL, 검증 환경, 문서를 모두 Claude Code로 작성한 SystemVerilog 기반 64비트 RISC-V CPU 코어로, Arty A7 FPGA 보드에서 Linux를 부팅합니다.

기타#risc-v#cpu#fpga
168+4 이번 주32SystemVerilogApache-2.0업데이트 18일 전

chipsalliance / chisel

Verilog를 생성하는 매개변수화된 디지털 회로 생성기를 작성할 수 있도록 Scala에 내장된 오픈 소스 하드웨어 기술 언어입니다.

개발 도구#hardware-description-language#rtl#scala
4.8천+2 이번 주666ScalaApache-2.0활발히 관리됨업데이트 어제