chipsalliance/chisel

어떤 프로젝트인가요?

핵심 기능

• 01매개변수화된 회로를 위해 클래스, 함수, 루프를 재사용하며 Scala로 하드웨어를 기술합니다.
• 02ChiselStage와 firtool을 통해 합성 가능한 Verilog 또는 SystemVerilog를 생성합니다.
• 03FIFO 큐, 중재기, Decoupled ready-valid 인터페이스를 포함한 표준 라이브러리를 제공합니다.
• 04Verilator와 VCS에서 시뮬레이션을 실행할 수 있는 svsim을 포함합니다.
• 05Mill로 빌드하며 sbt 프로젝트에서 사용할 수 있는 아티팩트를 게시합니다.

활용 사례

• ASIC 또는 FPGA 설계에 사용할 재사용 가능한 매개변수화 IP 블록 작성.
• 생성기 스타일의 코드가 필요한 프로세서 또는 가속기 설계.
• 현대적인 프로그래밍 언어와 온라인 튜토리얼을 활용한 디지털 설계 학습.
• 후속 합성 및 시뮬레이션 흐름을 위해 Scala 코드에서 Verilog 생성.

빠른 시작

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   미리 구성된 프로젝트를 제공하는 Chisel Template 리포지토리에서 시작하세요

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   또는 build.sbt에 Chisel 의존성과 컴파일러 플러그인을 추가해 직접 프로젝트를 설정하세요

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   설정 없이 브라우저에서 온라인 Chisel Bootcamp 튜토리얼을 이용해 보세요

사용 전 알아둘 점

• !JVM에서 Scala와 sbt 툴체인이 필요하므로 설정에 추가 작업이 듭니다.
• !Verilog 생성에는 firtool 컴파일러가 필요하므로 Scastie 같은 일부 온라인 플레이그라운드에서는 Verilog를 출력할 수 없습니다.

토픽

자주 묻는 질문

chisel은(는) 무엇인가요?

Verilog를 생성하는 매개변수화된 디지털 회로 생성기를 작성할 수 있도록 Scala에 내장된 오픈 소스 하드웨어 기술 언어입니다. Chisel(Constructing Hardware in a Scala Embedded Language)은 레지스터 전송 수준에서 디지털 전자 회로를 설계하기 위한 하드웨어 기술 언어입니다. Verilog를 직접 작성하는 대신 회로를 구성하는 Scala 코드를 작성하므로, 함수, 클래스, 루프 같은 일반적인 프로그래밍 구문을 사용해 하드웨어를 생성할 수 있습니다. 출력은 ASIC과 FPGA 설계 모두에 사용할 수 있는 합성 가능한 Verilog 또는 SystemVerilog입니다.

chisel은(는) 무료로 사용할 수 있나요? 라이선스는 무엇인가요?

chisel은(는) Apache-2.0 라이선스의 오픈소스입니다. 상업용 제품에 사용하기 전에 라이선스 조건을 확인하세요.

chisel은(는) 아직 유지보수되고 있나요?

활발히 유지보수 중. chisel의 마지막 커밋은 2026년 11월 5일입니다.

chisel은(는) 어디에 사용할 수 있나요?

ASIC 또는 FPGA 설계에 사용할 재사용 가능한 매개변수화 IP 블록 작성. 생성기 스타일의 코드가 필요한 프로세서 또는 가속기 설계. 현대적인 프로그래밍 언어와 온라인 튜토리얼을 활용한 디지털 설계 학습. 후속 합성 및 시뮬레이션 흐름을 위해 Scala 코드에서 Verilog 생성.

chisel는 어떻게 설치하나요?

미리 구성된 프로젝트를 제공하는 Chisel Template 리포지토리에서 시작하세요 또는 build.sbt에 Chisel 의존성과 컴파일러 플러그인을 추가해 직접 프로젝트를 설정하세요 설정 없이 브라우저에서 온라인 Chisel Bootcamp 튜토리얼을 이용해 보세요

chisel은(는) 어디서 받을 수 있나요?

소스 코드와 설치 방법은 GitHub에 있습니다: https://github.com/chipsalliance/chisel