おすすめのオープンソースRTLハードウェア設計とUIテンプレート（2026年）

組み込み制御アプリケーション向けに設計された、SystemVerilog製の小型で実用品質の32ビットRISC-V CPUコアです。

Claude CodeですべてのRTL、検証環境、ドキュメントを作成した、Arty A7 FPGAボードでLinuxを起動できるSystemVerilog製64ビットRISC-V CPUコア。

Shadcn UIコンポーネントとViteで構築した管理ダッシュボードUIテンプレート。ライト／ダークモード、RTL対応、グローバル検索コマンドを備えています。

Verilogを生成する、パラメーター化可能なデジタル回路ジェネレーターを記述するための、Scalaに組み込まれたオープンソースのハードウェア記述言語です。

管理画面向けページやコンポーネント、ダークモード、RTLに対応した、無料でオープンソースのBootstrap 5 HTMLダッシュボードUIキット。