Un núcleo de CPU RISC-V de 32 bits, compacto y con calidad de producción, escrito en SystemVerilog y pensado para aplicaciones de control integradas.
Ibex es un núcleo de CPU RISC-V de 32 bits escrito en SystemVerilog. Se puede parametrizar ampliamente, de modo que los diseñadores pueden equilibrar el rendimiento, el área y las funciones de seguridad mediante opciones de configuración como la arquitectura del multiplicador. Admite los conjuntos de instrucciones enteras base I o E, junto con las extensiones M, C y B, y también admite la ISA base CHERIoT 1.0.
Ibex se desarrolló originalmente como parte de la plataforma PULP con el nombre Zero-riscy; ahora lowRISC se encarga de su mantenimiento y desarrollo. El proyecto publica varias configuraciones compatibles, con datos de rendimiento de CoreMark, área de síntesis de Yosys y estimaciones comerciales, así como el nivel de madurez de la verificación de cada una.
El repositorio incluye Simple System, una integración orientada a la simulación para ejecutar binarios bare metal, además de un manual de usuario alojado en ReadTheDocs. En el repositorio Ibex Demo System se mantiene por separado un ejemplo más completo basado en FPGA.
Resumen generado por IA a partir del README del proyecto. Las estadísticas de GitHub se actualizan a diario.
Un núcleo de CPU RISC-V de 64 bits escrito en SystemVerilog que arranca Linux en una placa FPGA Arty A7, con el RTL, la verificación y la documentación escritos íntegramente por Claude Code.
Núcleo de procesador RISC-V de alto rendimiento y código abierto, escrito en Scala con Chisel y desarrollado por el proyecto XiangShan.
Framework de Python para crear núcleos FPGA y SoC personalizados, con buses, periféricos, integración de CPU y compatibilidad con simulación.
Robot cuadrúpedo mini de código abierto e imprimible en 3D, basado en ESP32, con cara OLED y movimiento mediante servos.
Placa de código abierto que sustituye la placa de circuito de un reloj Casio F-91W clásico y permite ejecutar tus propios programas en la muñeca.
Motor mínimo de inferencia de LLM en C11 que ejecuta modelos GGUF de arquitectura LLaMA de clase 1B en placas económicas con unos 45 MB de RAM y sin dependencias.