SystemVerilog 优质开源项目精选

一款用 SystemVerilog 编写、面向嵌入式控制场景的小型 32 位 RISC-V CPU 核。

用 SystemVerilog 编写的 64 位 RISC-V CPU 核心，可在 Arty A7 FPGA 开发板上启动 Linux，全部设计由 Claude Code 完成。