Repolode
Предложить

#rtl

Лучшие open-source RTL-проекты для железа и шаблоны UI (2026)

На этой странице собраны две группы проектов, которые объединяет метка RTL: проекты аппаратуры на уровне регистровых передач и шаблоны интерфейсов с написанием справа налево. Для железа смотрите на язык и целевую платформу: Chisel генерирует Verilog из Scala, а ibex это небольшое 32-битное ядро RISC-V на SystemVerilog для встраиваемого управления. Для админок смотрите на фреймворк и нужна ли RTL-вёрстка; Tabler это набор на Bootstrap 5 с тёмной темой, а shadcn-admin построен на Shadcn UI и Vite.

Недавно добавленные
5 репозиториев

lowRISC / ibex

Небольшое 32-битное ядро процессора RISC-V на SystemVerilog производственного качества для встраиваемых систем управления.

Другое#risc-v#cpu-core#hardware
2,2 тыс.+17 за неделю831SystemVerilogApache-2.0Обновлён вчера

munetomo-maruyama / mmRISC-2

64-битное ядро RISC-V на SystemVerilog, запускающее Linux на FPGA-плате Arty A7; RTL, тесты и документация созданы с помощью Claude Code.

Другое#risc-v#cpu#fpga
168+4 за неделю32SystemVerilogApache-2.0Обновлён 18 дней назад

chipsalliance / chisel

Встроенный в Scala язык описания аппаратуры для создания параметризуемых генераторов цифровых схем, выпускающих Verilog.

Инструменты разработчика#hardware-description-language#rtl#scala
4,8 тыс.+2 за неделю666ScalaApache-2.0Активно поддерживаетсяОбновлён вчера