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Mejores diseños de hardware RTL y plantillas de UI de código abierto (2026)
Esta página reúne dos grupos que comparten la etiqueta RTL: hardware a nivel de transferencia de registros y plantillas de interfaz de derecha a izquierda. Para hardware, revisa el lenguaje y la plataforma objetivo: Chisel genera Verilog desde Scala, mientras que ibex es un núcleo RISC-V pequeño de 32 bits escrito en SystemVerilog para control embebido. Para paneles de administración, revisa el framework y si necesitas diseños RTL; Tabler es un kit de Bootstrap 5 con modo oscuro, y shadcn-admin está construido con Shadcn UI y Vite.
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Un núcleo de CPU RISC-V de 64 bits escrito en SystemVerilog que arranca Linux en una placa FPGA Arty A7, con el RTL, la verificación y la documentación escritos íntegramente por Claude Code.
Plantilla de interfaz para dashboards de administración, basada en componentes Shadcn UI y Vite, con modo claro y oscuro, compatibilidad con RTL y búsqueda global.
Lenguaje de descripción de hardware de código abierto integrado en Scala para crear generadores parametrizables de circuitos digitales que producen Verilog.
Kit de interfaz de usuario gratuito y de código abierto para dashboards HTML con Bootstrap 5, páginas de administración listas para usar, componentes, modo oscuro y compatibilidad con RTL.