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Melhores designs de hardware RTL e templates de UI de código aberto (2026)
Esta página reúne dois grupos que compartilham a etiqueta RTL: hardware em nível de transferência de registradores e templates de interface da direita para a esquerda. Em hardware, verifique a linguagem e o alvo: o Chisel gera Verilog a partir de Scala, enquanto o ibex é um núcleo RISC-V pequeno de 32 bits em SystemVerilog para controle embarcado. Em painéis administrativos, verifique o framework e se você precisa de layouts RTL; o Tabler é um kit Bootstrap 5 com modo escuro, e o shadcn-admin é construído com Shadcn UI e Vite.
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Um núcleo de CPU RISC-V de 64 bits em SystemVerilog que inicializa o Linux em uma placa FPGA Arty A7, com RTL, verificação e documentação escritos com Claude Code.
Um template de interface para dashboards administrativos, feito com componentes Shadcn UI e Vite, com modos claro e escuro, suporte a RTL e busca global por comandos.
Uma linguagem de descrição de hardware de código aberto integrada ao Scala para criar geradores de circuitos digitais parametrizáveis que emitem Verilog.
Kit de UI gratuito e open source para dashboards em HTML com Bootstrap 5, páginas administrativas prontas, componentes, modo escuro e suporte a RTL.